Disentanglement of constituent factors of a sensory signal is central to perception and cognition and hence is a critical task for future artificial intelligence systems. In this paper, we present a compute engine capable of efficiently factorizing holographic perceptual representations by exploiting the computation-in-superposition capability of brain-inspired hyperdimensional computing and the intrinsic stochasticity associated with analog in-memory computing based on nanoscale memristive devices. Such an iterative in-memory factorizer is shown to solve at least five orders of magnitude larger problems that cannot be solved otherwise, while also significantly lowering the computational time and space complexity. We present a large-scale experimental demonstration of the factorizer by employing two in-memory compute chips based on phase-change memristive devices. The dominant matrix-vector multiply operations are executed at O(1) thus reducing the computational time complexity to merely the number of iterations. Moreover, we experimentally demonstrate the ability to factorize visual perceptual representations reliably and efficiently.

传染媒介符号架构将高维传染料空间与一组精心设计的操作员组合起来，以便使用大型数字向量进行符号计算。主要目标是利用他们的代表权力和处理模糊和歧义的能力。在过去几年中，已经提出了几个VSA实现。可用的实现在底层矢量空间和VSA运算符的特定实现中不同。本文概述了十一可用的VSA实现，并讨论了其潜在的矢量空间和运营商的共性和差异。我们创建了一种可用绑定操作的分类，并使用来自类比推理的示例来显示非自逆绑定操作的重要分支。主要贡献是可用实施的实验比较，以便评估（1）捆绑的容量，（2）非精确解除界操作的近似质量，（3）组合绑定和捆绑操作对查询的影响回答性能，（4）两个示例应用程序的性能：视觉地位和语言识别。我们预计此比较和系统化与VSA的开发相关，并支持选择特定任务的适当VSA。实现可用。

在视觉场景理解中，推断对象的位置及其刚性转换仍然是一个开放的问题。在这里，我们提出了一种使用有效的分解网络的神经形态解决方案，该解决方案基于三个关键概念：（1）基于矢量符号体系结构（VSA）的计算框架，带有复杂值值矢量； （2）分层谐振器网络（HRN）的设计，以处理视觉场景中翻译和旋转的非交换性质，而两者都被组合使用； （3）设计多室尖峰拟态神经元模型，用于在神经形态硬件上实现复杂值的矢量结合。 VSA框架使用矢量结合操作来产生生成图像模型，其中绑定充当了几何变换的模棱两可的操作。因此，场景可以描述为向量产物的总和，从而可以通过谐振器网络有效地分解以推断对象及其姿势。 HRN启用了分区体系结构的定义，其中矢量绑定是一个分区内的水平和垂直翻译，以及另一个分区内的旋转和缩放的定义。尖峰神经元模型允许将谐振网络映射到有效且低功耗的神经形态硬件上。在这项工作中，我们使用由简单的2D形状组成的合成场景展示了我们的方法，经历了刚性的几何变换和颜色变化。同伴论文在现实世界的应用程序方案中为机器视觉和机器人技术展示了这种方法。

这项两部分的综合调查专门用于计算框架，该计算框架最常见于名称超高规范计算和矢量符号架构（HDC / VSA）。这两个名称都指的是一系列使用高维分布式表示的计算模型，并依赖于其关键操作的代数属性来结合结构化符号表示和矢量分布式表示的优点。 HDC / VSA系列中的显着型号是张解产品表示，全息减少表示，乘法添加释放，二进制喷溅码和稀疏二进制分布式表示，但也有其他型号。 HDC / VSA是一个高度跨学科的地区，与计算机科学，电气工程，人工智能，数学和认知科学有关。这一事实使得创造了彻底概述了该地区的挑战。然而，由于近年来加入了该地区的新研究人员的激增，对该地区综合调查的必要性变得非常重要。因此，在该地区的其他方面中，该部分我调查了以下几个方面，例如：HDC / VSA的已知计算模型以及各种输入数据类型的转换为高维分布式表示。本调查的第II部分致力于应用，认知计算和架构，以及未来工作的方向。该调查是对新人和从业者有用的。

超比计算（HDC）是由大脑启发的新出现的计算框架，其在数千个尺寸上运行以模拟认知的载体。与运行数量的传统计算框架不同，HDC，如大脑，使用高维随机向量并能够一次学习。 HDC基于明确定义的算术运算集，并且是高度误差的。 HDC的核心运营操纵高清vectors以散装比特方式，提供许多机会利用并行性。遗憾的是，在传统的von-neuman架构上，处理器中的高清矢量的连续运动可以使认知任务过度缓慢和能量密集。硬件加速器只会略微改进相关的指标。相反，只有使用新兴铭文设备内存的HDC框架的部分实施，已报告了相当大的性能/能源收益。本文介绍了一种基于赛道内存（RTM）的架构，以便在内存中进行和加速整个HDC框架。所提出的解决方案需要最小的附加CMOS电路，并在称为横向读取（TR）的RTM中跨多个域的读取操作，以实现排他性或（XOR）和添加操作。为了最小化CMOS电路的开销，我们提出了一种基于RTM纳米线的计数机制，其利用TR操作和标准RTM操作。使用语言识别作为用例，分别与FPGA设计相比，整体运行时和能耗降低了7.8倍和5.3倍。与最先进的内存实现相比，所提出的HDC系统将能耗降低8.6倍。

基于von-neumann架构的传统计算系统，数据密集型工作负载和应用程序（如机器学习）和应用程序都是基本上限制的。随着数据移动操作和能量消耗成为计算系统设计中的关键瓶颈，对近数据处理（NDP），机器学习和特别是神经网络（NN）的加速器等非传统方法的兴趣显着增加。诸如Reram和3D堆叠的新兴内存技术，这是有效地架构基于NN的基于NN的加速器，因为它们的工作能力是：高密度/低能量存储和近记忆计算/搜索引擎。在本文中，我们提出了一种为NN设计NDP架构的技术调查。通过基于所采用的内存技术对技术进行分类，我们强调了它们的相似之处和差异。最后，我们讨论了需要探索的开放挑战和未来的观点，以便改进和扩展未来计算平台的NDP架构。本文对计算机学习领域的计算机架构师，芯片设计师和研究人员来说是有价值的。

神经网络的越来越大的规模及其越来越多的应用空间对更高的能量和记忆有效的人工智能特定硬件产生了需求。 venues为了缓解主要问题，von neumann瓶颈，包括内存和近记忆架构，以及算法方法。在这里，我们利用磁隧道结（MTJ）的低功耗和固有的二进制操作来展示基于MTJ的无源阵列的神经网络硬件推断。通常，由于设备到装置的变化，写入误差，寄生电阻和非前沿，在性能下将训练的网络模型转移到推动的硬件。为了量化这些硬件现实的效果，我们将300个唯一重量矩阵解决方案的23个唯一的重量矩阵解决方案进行分类，以分类葡萄酒数据集，用于分类准确性和写真保真度。尽管设备不完美，我们可以实现高达95.3％的软件等效精度，并在15 x 15 MTJ阵列中正确调整具有一系列设备尺寸的阵列。此调谐过程的成功表明，需要新的指标来表征混合信号硬件中再现的网络的性能和质量。

在小型电池约束的物流设备上部署现代TinyML任务需要高计算能效。使用非易失性存储器（NVM）的模拟内存计算（IMC）承诺在深神经网络（DNN）推理中的主要效率提高，并用作DNN权重的片上存储器存储器。然而，在系统级别尚未完全理解IMC的功能灵活性限制及其对性能，能量和面积效率的影响。为了目标实际的端到端的IOT应用程序，IMC阵列必须括在异构可编程系统中，引入我们旨在解决这项工作的新系统级挑战。我们介绍了一个非均相紧密的聚类架构，整合了8个RISC-V核心，内存计算加速器（IMA）和数字加速器。我们在高度异构的工作负载上基准测试，例如来自MobileNetv2的瓶颈层，显示出11.5倍的性能和9.5倍的能效改进，而在核心上高度优化并行执行相比。此外，我们通过将我们的异构架构缩放到多阵列加速器，探讨了在IMC阵列资源方面对全移动级DNN（MobileNetv2）的端到端推断的要求。我们的结果表明，我们的解决方案在MobileNetv2的端到端推断上，在执行延迟方面比现有的可编程架构更好，比最先进的异构解决方案更好的数量级集成内存计算模拟核心。

Deep neural networks (DNNs) are currently widely used for many artificial intelligence (AI) applications including computer vision, speech recognition, and robotics. While DNNs deliver state-of-the-art accuracy on many AI tasks, it comes at the cost of high computational complexity. Accordingly, techniques that enable efficient processing of DNNs to improve energy efficiency and throughput without sacrificing application accuracy or increasing hardware cost are critical to the wide deployment of DNNs in AI systems.This article aims to provide a comprehensive tutorial and survey about the recent advances towards the goal of enabling efficient processing of DNNs. Specifically, it will provide an overview of DNNs, discuss various hardware platforms and architectures that support DNNs, and highlight key trends in reducing the computation cost of DNNs either solely via hardware design changes or via joint hardware design and DNN algorithm changes. It will also summarize various development resources that enable researchers and practitioners to quickly get started in this field, and highlight important benchmarking metrics and design considerations that should be used for evaluating the rapidly growing number of DNN hardware designs, optionally including algorithmic co-designs, being proposed in academia and industry.The reader will take away the following concepts from this article: understand the key design considerations for DNNs; be able to evaluate different DNN hardware implementations with benchmarks and comparison metrics; understand the trade-offs between various hardware architectures and platforms; be able to evaluate the utility of various DNN design techniques for efficient processing; and understand recent implementation trends and opportunities.

高维计算（HDC）是用于数据表示和学习的范式，起源于计算神经科学。HDC将数据表示为高维，低精度向量，可用于学习或召回等各种信息处理任务。高维空间的映射是HDC中的一个基本问题，现有方法在输入数据本身是高维时会遇到可伸缩性问题。在这项工作中，我们探索了一个基于哈希的流媒体编码技术。我们正式表明，这些方法在学习应用程序的性能方面具有可比的保证，同时比现有替代方案更有效。我们在一个流行的高维分类问题上对这些结果进行了实验验证，并表明我们的方法很容易扩展到非常大的数据集。

作为其核心计算，一种自我发挥的机制可以在整个输入序列上分配成对相关性。尽管表现良好，但计算成对相关性的成本高昂。尽管最近的工作表明了注意力分数低的元素的运行时间修剪的好处，但自我发挥机制的二次复杂性及其芯片内存能力的需求被忽略了。这项工作通过构建一个称为Sprint的加速器来解决这些约束，该加速器利用RERAM横杆阵列的固有并行性以近似方式计算注意力分数。我们的设计使用RERAM内的轻质模拟阈值电路来降低注意力评分，从而使Sprint只能获取一小部分相关数据到芯片内存。为了减轻模型准确性的潜在负面影响，Sprint重新计算数字中少数获取数据的注意力评分。相关注意分数的组合内修剪和片上重新计算可以将Sprint转化为仅线性的二次复杂性。此外，我们即使修剪后，我们也可以识别并利用相邻的注意操作之间的动态空间位置，从而消除了昂贵但冗余的数据获取。我们在各种最新的变压器模型上评估了我们提出的技术。平均而言，当使用总16KB芯片内存时，Sprint会产生7.5倍的速度和19.6倍的能量，而实际上与基线模型的等值级相当（平均为0.36％的降级）。

虽然注意力成为深度学习的重要机制，但仍然有限的直觉，为什么它工作得很好。在这里，我们表明，在某些数据条件下，变压器注意力与Kanerva稀疏分布式内存（SDM）的某些数据条件密切相关，一种生物合理的关联内存模型。我们确认在预先培训的GPT2变压器模型中满足这些条件。我们讨论了注意力SDM地图的影响，并提供了对关注的新计算和生物学解释。

稀疏卷积神经网络（CNNS）在过去几年中获得了显着的牵引力，因为与其致密的对应物相比，稀疏的CNNS可以大大降低模型尺寸和计算。稀疏的CNN经常引入层形状和尺寸的变化，这可以防止密集的加速器在稀疏的CNN模型上执行良好。最近提出的稀疏加速器，如SCNN，Eyeriss V2和Sparten，积极利用双面或全稀稀物质，即重量和激活的稀疏性，用于性能收益。然而，这些加速器具有低效的微架构，其限制了它们的性能，而不对非单位步幅卷积和完全连接（Fc）层的支持，或者遭受系统负荷不平衡的大规模遭受。为了规避这些问题并支持稀疏和密集的模型，我们提出了幻影，多线程，动态和灵活的神经计算核心。 Phantom使用稀疏二进制掩码表示，以主动寻求稀疏计算，并动态调度其计算线程以最大化线程利用率和吞吐量。我们还生成了幻象神经计算核心的二维（2D）网格体系结构，我们将其称为Phantom-2D加速器，并提出了一种支持CNN的所有层的新型数据流，包括单位和非单位步幅卷积，和fc层。此外，Phantom-2D使用双级负载平衡策略来最小化计算空闲，从而进一步提高硬件利用率。为了向不同类型的图层显示支持，我们评估VGG16和MobileNet上的幻影架构的性能。我们的模拟表明，Phantom-2D加速器分别达到了12倍，4.1 X，1.98x和2.36倍，超密架构，SCNN，Sparten和Eyeriss V2的性能增益。

全息减少的表示（HRR）是通过将每个向量与抽象概念相关联，并提供数学操作以操纵向量的方法来执行符号AI的方法，以便操纵向量，就像它们是经典的符号对象一样。这种方法在较旧的象征性AI工作和认知科学之外已经很少使用。我们的目标是重新审视这种方法，以了解它是否可行，以使混合神经象征性的方法能够学习作为深度学习架构的可差分量。由于数值不稳定性，HRRS今天在可分辨率的解决方案中无效，我们通过引入迫使向量存在于空间良好的点中的投影步骤来解决问题。这样做，我们将HRRS的概念检索效果提高超过100美元。使用多标签分类，我们演示了如何利用符号HRR属性来开发能够有效学习的输出层和损耗功能，并允许我们调查HRR神经象征性学习方法的一些优缺点。我们的代码可以在https://github.com/neuromorphiccomputationResearchProgram/learning-with-hotographicuredued-representations

随着深度神经网络（DNN）的发展以解决日益复杂的问题，它们正受到现有数字处理器的延迟和功耗的限制。为了提高速度和能源效率，已经提出了专门的模拟光学和电子硬件，但是可扩展性有限（输入矢量长度$ k $的数百个元素）。在这里，我们提出了一个可扩展的，单层模拟光学处理器，该光学处理器使用自由空间光学器件可重新配置输入向量和集成的光电，用于静态，可更新的加权和非线性 - 具有$ k \ \ 1,000 $和大约1,000美元和超过。我们通过实验测试MNIST手写数字数据集的分类精度，在没有数据预处理或在硬件上进行数据重新处理的情况下达到94.7％（地面真相96.3％）。我们还确定吞吐量（$ \ sim $ 0.9 examac/s）的基本上限，由最大光带宽设置，然后大大增加误差。我们在兼容CMOS兼容系统中宽光谱和空间带宽的组合可以实现下一代DNN的高效计算。

近年来，人工智能（AI）的领域已经见证了巨大的增长，然而，持续发展的一些最紧迫的挑战是电子计算机架构所面临的基本带宽，能效和速度限制。利用用于执行神经网络推理操作的光子处理器越来越感兴趣，但是这些网络目前使用标准数字电子培训。这里，我们提出了由CMOS兼容的硅光子架构实现的神经网络的片上训练，以利用大规模平行，高效和快速数据操作的电位。我们的方案采用直接反馈对准训练算法，它使用错误反馈而不是错误反向化而培训神经网络，并且可以在每秒乘以数万亿乘以量的速度运行，同时每次MAC操作消耗小于一个微微约会。光子架构利用并行化矩阵 - 向量乘法利用微址谐振器阵列，用于沿着单个波导总线处理多通道模拟信号，以便原位计算每个神经网络层的梯度向量，这是在后向通过期间执行的最昂贵的操作。 。我们还通过片上MAC操作结果实验地示意使用MNIST数据集进行培训深度神经网络。我们的高效，超快速神经网络训练的新方法展示了光子学作为执行AI应用的有希望的平台。

本文以生物学启发的神经形态硬件进行了最新创新，本文介绍了一种新颖的无监督机器学习算法，名为Hyperseed，该算法借鉴了矢量符号体系结构（VSA）的原理，用于快速学习保存未标记数据的拓扑图。它依靠VSA的两个主要操作，具有约束力和捆绑。 Hyperseed的算法部分在傅立叶全息降低表示模型中表达，该模型特别适合于尖峰神经形态硬件实现。 Hyperseed算法的两个主要贡献是很少的学习和基于单个向量操作的学习规则。这些属性在合成数据集以及说明性基准用例，IRIS分类以及使用N-Gram统计信息的语言标识任务上进行了经验评估。这些实验的结果证实了Hyperseed及其在神经形态硬件中的应用。

IOT应用中的总是关于Tinyml的感知任务需要非常高的能量效率。模拟计算内存（CIM）使用非易失性存储器（NVM）承诺高效率，并提供自包含的片上模型存储。然而，模拟CIM推出了新的实际考虑因素，包括电导漂移，读/写噪声，固定的模数转换器增益等。必须解决这些附加约束，以实现可以通过可接受的模拟CIM部署的模型精度损失。这项工作描述了$ \ textit {analognets} $：tinyml模型用于关键字点（kws）和视觉唤醒词（VWW）的流行始终是on。模型架构专门为模拟CIM设计，我们详细介绍了一种全面的培训方法，以在推理时间内保持面对模拟非理想的精度和低精度数据转换器。我们还描述了AON-CIM，可编程，最小面积的相变存储器（PCM）模拟CIM加速器，具有新颖的层串行方法，以消除与完全流水线设计相关的复杂互连的成本。我们在校准的模拟器以及真正的硬件中评估了对校准模拟器的矛盾，并发现精度下降限制为KWS / VWW的PCM漂移（8位）24小时后的0.8 $ \％$ / 1.2 $ \％$。在14nm AON-CIM加速器上运行的analognets使用8位激活，分别使用8位激活，并增加到57.39 / 25.69个顶部/ w，以4美元$ 4 $ 57.39 / 25.69。

我们提出了MC-CIM，一个计算内存（CIM）框架，用于强大，但低功耗，贝叶斯边缘智能。具有确定性权重的深神经网络（DNN）不能表达他们的预测不确定性，从而对误诊的后果是致命的诸如外科机器人的应用来说，对应用来说造成危急风险。为了解决这个限制，DNN的贝叶斯推论已经受到关注。使用贝叶斯推断，不仅是预测本身，而且还可以提取预测置信度以规划风险感知的动作。然而，DNN的贝叶斯推断是计算昂贵的，不适合实时和/或边缘部署。使用Monte Carlo Dropout（MC-Tropout）的贝叶斯DNN近似值和低计算复杂性具有高的鲁棒性。增强该方法的计算效率，我们讨论了一个新的CIM模块，除了内存重量输入标量产品之外，还可以对内存概率丢弃进行支持，以支持该方法。我们还提出了计算重复使用的MC-Dropout的重新使用，其中每个连续实例可以利用来自之前的迭代的产品和计算。甚至更多，我们讨论如何通过利用组合优化方法来最佳地订购随机实例，以最小化整体MC-Dropout工作负载。讨论了基于CIM的MC-Tropout执行的应用，用于自主无人机的MNIST字符识别和视觉径管（VO）。框架可靠地给出了MC-CIM在很大程度上的非理想中的预测信心。提出了MC-CIM，具有16x31 SRAM阵列，0.85 V电源，16nm低待机电源（LSTP）技术在其最佳计算和外围配置中消耗了30个MC-Dropout实例的30个MC-Dropout实例，节省了43％的能量与典型相比执行。

我们提出了一个新颖的框架，用于设计无乘数内核机器，该机器可以在智能边缘设备等资源约束平台上使用。该框架使用基于边缘传播（MP）技术的分段线性（PWL）近似值，仅使用加法/减法，移位，比较和寄存器底流/溢出操作。我们建议使用针对现场可编程门阵列（FPGA）平台进行优化的基于硬件的MP推理和在线培训算法。我们的FPGA实施消除了对DSP单元的需求，并减少了LUT的数量。通过重复使用相同的硬件进行推理和培训，我们表明该平台可以克服由MP近似产生的分类错误和本地最小值。该提议的无乘数MP-Kernel机器在FPGA上的实施导致估计的能源消耗为13.4 PJ，功率消耗为107 MW，每台均具有〜9K LUTS和FFS，每张均具有256 x 32个大小的核与其他可比实现相比，区域和区域。