电子设计自动化(EDA)社区一直在积极探索非常大规模的计算机辅助设计(VLSI CAD)的机器学习。许多研究探索了基于学习的技术,用于设计流中的跨阶段预测任务,以实现更快的设计收敛。尽管建筑机器学习(ML)模型通常需要大量数据,但由于缺乏大型公共数据集,大多数研究只能生成小型内部数据集进行验证。在本文中,我们介绍了第一个用于机器学习任务的开源数据集,称为CircuitNet。该数据集由基于6种开源RISC-V设计的商业设计工具的多功能运行中提取的10K以上样品组成。
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机器学习技术的兴起激发了电子设计自动化(EDA)中应用的繁荣,有助于提高芯片设计中的自动化程度。然而,手动制作的机器学习模型需要广泛的人类专业知识和巨大的工程努力。在这项工作中,我们利用神经结构搜索(NAS)来自动开发高质量的神经架构进行可排卵预测,这有助于引导细胞放置到可路由解决方案。我们的搜索方法支持各种操作和高度灵活的连接,导致架构与所有先前的人工制作模型显着不同。大型数据集上的实验结果表明,我们的自动生成神经架构明显优于多个代表手动制作的解决方案。与手动制作型号的最佳案例相比,NAS产生的模型达到了5.85%的kendall的$ \ tau $,以预测DRC违规的网数和ROC曲线(ROC-AUC)在DRC热点检测下的2.12%面积。此外,与人工制作的模型相比,易于花数周开发,我们的高效NAS方法只需0.3天即可完成整个自动搜索过程。
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Graph neural networks (GNNs) have pushed the state-of-the-art (SOTA) for performance in learning and predicting on large-scale data present in social networks, biology, etc. Since integrated circuits (ICs) can naturally be represented as graphs, there has been a tremendous surge in employing GNNs for machine learning (ML)-based methods for various aspects of IC design. Given this trajectory, there is a timely need to review and discuss some powerful and versatile GNN approaches for advancing IC design. In this paper, we propose a generic pipeline for tailoring GNN models toward solving challenging problems for IC design. We outline promising options for each pipeline element, and we discuss selected and promising works, like leveraging GNNs to break SOTA logic obfuscation. Our comprehensive overview of GNNs frameworks covers (i) electronic design automation (EDA) and IC design in general, (ii) design of reliable ICs, and (iii) design as well as analysis of secure ICs. We provide our overview and related resources also in the GNN4IC hub at https://github.com/DfX-NYUAD/GNN4IC. Finally, we discuss interesting open problems for future research.
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由于技术缩放和更高的灵活性/可重构性需求,模拟混合信号(AMS)电路架构已经发展到更加数字友好。同时,由于优化电路尺寸,布局和验证复杂AMS电路的必要性,AMS电路的设计复杂性和成本基本上增加。另一方面,在过去十年中,机器学习(ML)算法受到指数增长,并由电子设计自动化(EDA)社区积极利用。本文将确定这一趋势所带来的机遇和挑战,并概述了几个新兴AMS设计方法,这些方法是最近的AMS电路架构和机器学习算法的演变。具体而言,我们将专注于使用基于神经网络的代理模型来加快电路设计参数搜索和布局迭代。最后,我们将展示从规范到硅原型的若干AMS电路实例的快速合成,具有显着降低的人为干预。
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计算机架构和系统已优化了很长时间,以便高效执行机器学习(ML)模型。现在,是时候重新考虑ML和系统之间的关系,并让ML转换计算机架构和系统的设计方式。这有一个双重含义:改善设计师的生产力,以及完成良性周期。在这篇论文中,我们对应用ML进行计算机架构和系统设计的工作进行了全面的审查。首先,我们考虑ML技术在架构/系统设计中的典型作用,即快速预测建模或设计方法,我们执行高级分类学。然后,我们总结了通过ML技术解决的计算机架构/系统设计中的常见问题,并且所用典型的ML技术来解决它们中的每一个。除了在狭义中强调计算机架构外,我们采用数据中心可被认为是仓库规模计算机的概念;粗略的计算机系统中提供粗略讨论,例如代码生成和编译器;我们还注意ML技术如何帮助和改造设计自动化。我们进一步提供了对机会和潜在方向的未来愿景,并设想应用ML的计算机架构和系统将在社区中蓬勃发展。
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模拟和混合信号(AMS)电路设计仍然依赖于人类设计专业知识。机器学习一直通过用人工智能代替人类的体验来协助电路设计自动化。本文介绍了标签,这是一种从利用文本,自我注意力和图形的布局中学习电路表示的新范式。嵌入网络模型在无手动标签的情况下学习空间信息。我们向AMS电路学习介绍文本嵌入和自我注意的机制。实验结果表明,具有工业罚款技术基准的实例之间的布局距离的能力。通过在案例研究中显示有限数据的其他三个学习任务的转移性,可以验证电路表示的有效性:布局匹配预测,线长度估计和净寄生电容预测。
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过程变化和设备老化对电路设计师构成了深刻的挑战。如果不对变化对电路路径的延迟的影响进行精确理解,无法正确估计避免定时违规行为的后卫带。对于先进的技术节点,此问题加剧了,其中晶体管尺寸达到原子水平,并且已建立的边缘受到严格限制。因此,传统的最坏情况分析变得不切实际,导致无法忍受的性能开销。相反,过程变化/衰老感知的静态时序分析(STA)为设计师提供了准确的统计延迟分布。然后可以有效地估计小但足够的时正时标志。但是,这样的分析是昂贵的,因为它需要密集的蒙特卡洛模拟。此外,它需要访问基于机密的物理老化模型来生成STA所需的标准细胞库。在这项工作中,我们采用图形神经网络(GNN)来准确估计过程变化和设备衰老对电路中任何路径延迟的影响。我们提出的GNN4REL框架使设计师能够执行快速准确的可靠性估计,而无需访问晶体管模型,标准细胞库甚至STA;这些组件均通过铸造厂的训练纳入GNN模型中。具体而言,对GNN4REL进行了针对工业14NM测量数据进行校准的FinFET技术模型的培训。通过我们对EPFL和ITC-99基准以及RISC-V处理器进行的广泛实验,我们成功估计了所有路径的延迟降级(尤其是在几秒钟内),平均绝对误差降至0.01个百分点。
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片上系统(SoC)开发人员越来越依赖于从不受信任的第三方供应商获得的预先验证的硬件知识产权(IP)块。这些IP可能包含隐藏的恶意功能或硬件特洛伊木马,以损害制造的SOC的安全性。最近,监督机器学习(ML)技术在第三方IPS(3PIPS)中识别潜在特洛伊木马网的蚊帐具有有前途的能力。但是,他们带来了几项重大挑战。首先,他们并没有引导我们最佳选择可靠地涵盖各种特洛伊木马的特点。其次,它们需要多个无特洛伊木马/可信设计来插入已知的特洛伊木马并生成培训的模型。即使一系列可靠的设计可用于培训,嫌疑IP也可能与该集合的可信设计截然不同,这可能会对验证结果产生负面影响。第三,这些技术仅识别一套需要手动干预以了解潜在威胁的嫌疑人的特洛伊木网。在本文中,我们提供了VIPR,一个系统的机器学习(ML)基于3PP的信任验证解决方案,用于消除对培训的可信设计的需求。我们介绍了一个全面的框架,相关算法,以及用于获得最佳特征的刀具流,培训目标机器学习模型,检测嫌疑网,并从嫌疑网识别特洛伊木马电路。我们评估了几种信任集线器特洛伊木马基准测试的框架,并在不同培训的型号,选择功能和后处理技术方面提供了对检测性能的比较分析。所提出的后处理算法将误报可降低至92.85%。
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为了其优势在GPU加速和更少依赖人类专家的优势,机器学习一直是解决放置和路由问题的新兴工具,作为现代芯片设计流程中的两个关键步骤。仍处于早期阶段,存在基本问题:可扩展性,奖励设计和端到端学习范式等,以实现端到端的放置学习,我们首先提出了一个由DeepPlace进行的联合学习方法进行放置宏观和标准电池,通过用基于梯度的优化方案的增强学习集成。为了进一步利用随后的路由任务进行展开,我们还通过加强学习开发联合学习方法来满足宏放置和路由,称为DeepPR。我们(钢筋)学习范例的一个关键设计涉及多视图嵌入模型来编码输入宏的全局图级别和本地节点级别信息。此外,设计随机网络蒸馏以鼓励探索。公共芯片设计基准的实验表明,我们的方法可以有效地从经验中学习,并在几小时内为邮政标准单元放置提供中间位置进行培训。
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在电子设计自动化(EDA)领域的应用深度学习(DL)技术已成为近年来的趋势主题。大多数现有解决方案适用于开发的DL模型来解决特定的EDA问题。在展示有希望的结果的同时,他们需要仔细模型调整每个问题。关于\ Texit的基本问题{“如何获得一般和有效的电路神经表征?”}尚未得到解答。在这项工作中,我们迈出了解决这个问题的第一步。我们提出\ Textit {DeepGate},一种新颖的表示学习解决方案,其有效地将电路的逻辑功能和结构信息嵌入为每个门上的向量。具体而言,我们将电路转换为统一和倒换图格式,以便学习和使用信号概率作为Deplegate中的监控任务。然后,我们介绍一种新的图形神经网络,该网络神经网络在实际电路中使用强烈的电感偏差作为信号概率预测的学习前沿。我们的实验结果表明了深度的功效和泛化能力。
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目前有技术节点缩放,早期设计阶段的精确预测模型可以显着降低设计周期。特别是在逻辑合成期间,预测由于逻辑组合不当导致的细胞拥塞可以减少后续物理实现的负担。已经尝试使用图形神经网络(GNN)技术来解决逻辑合成阶段的拥塞预测。然而,它们需要信息性小区特征来实现合理的性能,因为GNN的核心概念构建在消息通过框架上,这在早期逻辑合成阶段将是不切实际的。为了解决这个限制,我们提出了一个框架,可以直接学习给定网表的嵌入式,以提高节点功能的质量。基于流行的随机播放的嵌入方法,如Node2VEC,LINE和DeadWalk遭受横绘对齐和普遍性的问题,以取消差价,效率低于性能和成本耗费的运行时。在我们的框架中,我们介绍了一种卓越的替代方案,可以获得可以使用矩阵分解方法概括在网表图中的节点嵌入。我们在子图水平上提出了一种高效的迷你批量培训方法,可以保证并行培训并满足大规模网手册的内存限制。我们呈现利用开源EDA工具的结果,如Dreamplace和OpenORAD框架上的各种公开的电路。通过将学习的嵌入在网手册的顶部与GNN结合,我们的方法可以提高预测性能,推广到新电路线,并且在训练中具有高效,潜在节省超过$ 90 \%运行时。
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由于其灵活性和能源效率,现场编程的门阵列(FPGA)正在广泛使用无数数据中心应用程序的加速器。在这些应用中,FPGA在加速低延迟实时深度学习(DL)推论方面显示出令人鼓舞的结果,这已成为许多最终用户应用中必不可少的组成部分。通过多个用户可以共享虚拟化云FPGA的新兴研究方向,基于FPGA的DL加速器的安全方面需要仔细考虑。在这项工作中,我们评估了DL加速器在多端FPGA方案中基于电压的完整性攻击的安全性。我们首先证明了使用不同的攻击者电路对最先进的Stratix 10卡进行此类攻击的可行性,这些攻击者在逻辑上和物理上在单独的攻击者角色中隔离,并且不能被传统的BitStream Checkers标记为恶意电路。我们表明,在现代FPGA中,激进的时钟门控,一种有效的节能技术也可能是潜在的安全威胁。然后,我们对受害者角色的DL加速器进行攻击,以评估DL模型对对手引起的正时故障的固有弹性。我们发现,即使使用最强的攻击器电路,在以安全的操作频率运行时,DL加速器的预测准确性也不会受到损害。此外,我们可以通过过度锁定DL加速器而不会影响其预测准确性来实现1.18-1.31倍的推理性能。
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高吞吐量数据处理应用的高效硬件加速器设计,例如深度神经网络,是计算机架构设计中有挑战性的任务。在这方面,高级合成(HLS)作为快速原型设计的解决方案,从应用程序计算流程的行为描述开始。这种设计空间探索(DSE)旨在识别帕累托最佳的合成配置,其穷举搜索由于设计空间维度和合成过程的禁止计算成本而往往不可行。在该框架内,我们通过提出在文献中,有效和有效地解决了设计问题图形神经网络,该神经网络共同预测了合成的行为规范的加速性能和硬件成本给出了优化指令。考虑到性能和成本估计,学习模型可用于通过引导DSE来快速接近帕累托曲线。所提出的方法优于传统的HLS驱动DSE方法,通过考虑任意长度的计算机程序和输入的不变特性。我们提出了一种新颖的混合控制和数据流图表示,可以在不同硬件加速器的规格上培训图形神经网络;该方法自然地转移到解除数据处理应用程序。此外,我们表明我们的方法实现了与常用模拟器的预测准确性相当,而无需访问HLS编译器和目标FPGA的分析模型,同时是更快的数量级。最后,通过微调来自新目标域的少量样本,可以在未开发的配置空间中解放所学习的表示。
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可靠性的关键问题是电路设计师的巨大关注之一。驱动力是晶体管老化,取决于操作电压和工作负载。在设计时,很难估算在终生期间保持衰老效果的近距离护罩。这是因为铸造厂不共享其基于物理的校准模型,该模型由高度机密的技术和材料参数组成。但是,对降解的不受监控但必要的高估相当于绩效下降,这是可以预防的。此外,这些基于物理学的模型在计算方面非常复杂。在设计时间为数百万个单个晶体管建模的成本显然是过高的。我们提出了经过培训的机器学习模型的革命前景,以复制基于物理的模型,以免披露机密参数。出于设计优化的目的,电路设计人员可以完全访问这种有效的解决方法。我们证明了模型通过对一个电路的数据进行训练并将其成功应用于基准电路的能力。平均相对误差高达1.7%,速度高达20倍。电路设计师有史以来首次可以易于使用高精度老化模型,这对于有效的设计至关重要。这项工作是跨越铸造厂和电路设计师之间宽阔鸿沟的方向的一个有希望的步骤。
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由于对不同部门的电子芯片的需求不断增长,因此,半导体公司被授权离岸其制造流程。这一不必要的事情使他们对筹码的筹码有关,并引起了硬件攻击的创造。在这种情况下,半导体供应链中的不同实体可以恶意行事,并对从设备到系统的设计计算层进行攻击。我们的攻击是一个硬件特洛伊木马,在不受信任的铸造厂中插入了在面具的生成/制造过程中。特洛伊木马在制造,通过添加,删除或设计单元的变化中留下了脚印。为了解决这个问题,我们在这项工作中提出了可解释的视觉系统,用于硬件测试和保证(EVHA),可以检测以低成本,准确和快速的方式对设计的最小变化。该系统的输入是从正在检查的集成电路(IC)中获取的扫描电子显微镜(SEM)图像。系统输出是通过添加,删除或在单元格级的设计单元格中使用任何缺陷和/或硬件木马来确定IC状态。本文概述了我们的防御系统的设计,开发,实施和分析。
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集成电路(IC)的测试是一个非常昂贵的过程,但在确定IC的缺陷水平方面也是最重要的过程。 IC中的制造缺陷是使用符合故障模型对其进行建模的。拟合型号的模型涵盖了制造过程中发生的大多数物理故障。由于半导体技术的发展,功能尺寸降低,缺陷的尺寸也越来越小。这些难以检测的缺陷的测试是使用确定性测试生成(DTG)算法生成的。我们的工作旨在降低面向路径的决策成本:podem(DTG算法)而不损害测试质量。我们训练了一个元预测器,以选择给定电路和目标网的最佳模型。该合奏选择具有95%精度的最佳概率预测模型。从其CPU时间角度来看,这导致了回溯决策的数量减少,Podem的表现更好。我们表明,我们的ML引导的PoDEM算法具有元预测器的表现,其质量超过34%,而其他最先进的ML引导算法则至少高于ISCAS85基准电路的15%。
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在逻辑合成阶段,需要将合成工具中的结构转换组合为优化序列,并在电路上作用以满足指定的电路区域和延迟。但是,逻辑合成优化序列是耗时的运行时间,并预测结果(QOR)与电路的合成优化序列的质量(QOR)可以帮助工程师更快地找到更好的优化序列。在这项工作中,我们提出了一种深度学习方法,以预测看不见的电路优化序列对的QOR。具体而言,结构转换通过嵌入方法和高级自然语言处理(NLP)技术(变压器)转换为向量,以提取优化序列的特征。此外,为了使模型的预测过程从电路到电路进行推广,电路的图表示为邻接矩阵和特征矩阵。图神经网络(GNN)用于提取电路的结构特征。对于此问题,使用了变压器和三个典型的GNN。此外,变压器和GNN被用作未见电路优化序列的QOR预测的联合学习政策。由变压器和GNN组合产生的方法基准测试。实验结果表明,变压器和图形的联合学习可获得最佳结果。预测结果的平均绝对误差(MAE)为0.412。
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X-ray imaging technology has been used for decades in clinical tasks to reveal the internal condition of different organs, and in recent years, it has become more common in other areas such as industry, security, and geography. The recent development of computer vision and machine learning techniques has also made it easier to automatically process X-ray images and several machine learning-based object (anomaly) detection, classification, and segmentation methods have been recently employed in X-ray image analysis. Due to the high potential of deep learning in related image processing applications, it has been used in most of the studies. This survey reviews the recent research on using computer vision and machine learning for X-ray analysis in industrial production and security applications and covers the applications, techniques, evaluation metrics, datasets, and performance comparison of those techniques on publicly available datasets. We also highlight some drawbacks in the published research and give recommendations for future research in computer vision-based X-ray analysis.
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综合电路(IC)供应链的全球化已将大部分设计,制造和测试过程从单一的受信任实体转移到全球各种不信任的第三方实体。使用不信任的第三方知识产权(3PIP)的风险是,对手可能会插入称为硬件木马(HTS)的恶意修改。这些HT可以损害完整性,恶化性能,拒绝服务并改变设计的功能。尽管文献中已经提出了许多HT检测方法,但HT定位的关键任务被忽略了。此外,一些现有的HT本地化方法具有多个弱点:依赖黄金参考,无法概括所有类型的HT,缺乏可扩展性,低位置分辨率以及手动功能工程/属性定义。为了克服他们的缺点,我们通过利用图形卷积网络(GCN)提出了一种新颖的,无参考的HT定位方法。在这项工作中,我们将电路设计转换为其内在数据结构,绘制并提取节点属性。之后,图形卷积对节点进行自动提取,以将节点分类为特洛伊木马或良性。我们的自动化方法不会通过手动代码审查来负担设计师的负担。它以99.6%的精度,93.1%的F1得分和假阳性速率低于0.009%的速率定位特洛伊木马信号。
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由于数字电路的成熟CAD支持,一种数字有限脉冲响应(FIR)滤波器设计是完全可合成的。相反,模拟混合信号(AMS)滤波器设计主要是手动过程,包括架构选择,原理图设计和布局。这项工作提出了一种系统设计方法,可以使用没有任何可调谐无源组件的时间近似架构自动化AMS FIR滤波器设计,例如开关电容器或电阻器。它不仅提高了过滤器的灵活性,而且还促进了模拟复杂性降低的设计自动化。所提出的设计流程具有混合近似方案,根据时间量化效果自动优化过滤器的脉冲响应,这表明了具有最小设计者在循环中的努力的显着性能改进。另外,基于人工神经网络(ANN)的布局感知回归模型与基于梯度的搜索算法结合使用,用于自动化和加快滤波器设计。通过拟议的框架,我们展示了在65nm过程中快速合成了来自规范到布局的过程中的AMS FIR滤波器。
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